Thèse Contre-Mesure Matérielle - Logicielle Configurable Contre les Attaques par Injection de Fautes Physiques pour Coeur 32 Bits Risc-V H/F - Doctorat.Gouv.Fr

Établissement : Université Grenoble Alpes École doctorale : EEATS - Electronique, Electrotechnique, Automatique, Traitement du Signal Laboratoire de recherche : Laboratoire de conception et d'intégration des systèmes Direction de la thèse : Vincent BEROULLE ORCID 0000000306173087 Début de la thèse : 2026-10-01 Date limite de candidature : 2026-05-31T23:59:59 Cette thèse s'inscrit dans le domaine de la sécurité matérielle des systèmes embarqués et des architectures RISC-V, avec un focus sur les attaques par injection de fautes physiques (glitchs, perturbations électromagnétiques, etc.). Elle est menée au sein du LCIS, en collaboration internationale avec l'University of Peloponnese.

L'objectif principal est de concevoir une contre-mesure matérielle/logicielle configurable et adaptable à différents contextes de sécurité. Le travail repose sur l'analyse et l'extension de résultats expérimentaux d'injection de fautes, complétés par des simulations RTL et une étude microarchitecturale des effets des fautes.

La thèse vise à identifier les vulnérabilités critiques des processeurs et de l'exécution logicielle, puis à proposer une IP matérielle reconfigurable de détection de fautes, couplée à un mécanisme logiciel basé sur une instruction RISC-V dédiée permettant l'activation dynamique des protections.

Enfin, la solution proposée sera évaluée en termes de robustesse face à différents types d'attaques physiques et son efficacité sera analysée à plusieurs niveaux d'abstraction (physique, RTL et système). Cette thèse s'inscrit dans les activités de recherche menées au LCIS sur les attaques par injection de fautes ciblant les architectures RISC-V. Des travaux antérieurs ont exploré l'injection de fautes expérimentale et l'analyse de vulnérabilité au niveau système, en utilisant des techniques telles que les glitchs d'horloge/tension et les injections électromagnétiques (EM). - Identifier les points de vulnérabilité critiques dans le processeur et l'exécution logicielle
- Concevoir une IP matérielle reconfigurable pour la détection de fautes
- Proposer un mécanisme logiciel (instruction RISC-V personnalisée) pour configurer et activer la protection selon le contexte d'exécution
- Évaluer la robustesse des contre-mesures face aux différentes attaques Analyser et étendre les résultats existants d'injection de fautes expérimentale
Réaliser des simulations de fautes au niveau RTL pour compléter les observations expérimentales
Corréler les effets des injections de fautes physiques avec les comportements microarchitecturaux
Implémenter et évaluer des contre-mesures matériel/logiciel

Les candidats doivent être titulaires d'un Master en cybersécurité, génie informatique ou systèmes embarqués, avec un fort intérêt pour la sécurité matérielle.

Compétences requises :
- Architectures de microprocesseurs
- Verilog/SystemVerilog ou VHDL
- Conception numérique et outils de simulation
- Programmation en C et assembleur
- Python ou scripts pour la conduite d'expériences et l'analyse
- Des connaissances en attaques par injection de fautes et en RISC-V sont un plus

Les candidats ayant une expérience préalable en injection de fautes peuvent bénéficier de cet atout, mais le poste reste ouvert à tous les candidats qualifiés.