Stage - Vérification Numérique Uvm Systemverilog H/F - ELSYS Design

Dans le cadre du développement de ses projets de conception de circuits intégrés (ASIC) et de systèmes numériques, l'agence lyonnaise d'ELSYS Design recherche un·e stagiaire ingénieur·e vérification pour rejoindre une équipe technique travaillant en mode projet, aux côtés d'ingénieur·es de conception numérique, d'ingénieur·es vérification et de chef·fes de projet.

Le stage se déroule en présentiel dans nos locaux, afin de favoriser la montée en compétences, les échanges entre projets et le partage de bonnes pratiques.

Vos missions

Encadré·e par un·e ingénieur·e vérification confirmé·e, vous participerez activement à la validation d'un bloc ou d'un sous-système numérique, dans une organisation agile et multi-métiers. Vous travaillerez notamment sur un environnement de vérification basé sur SystemVerilog et la méthodologie UVM.

Vos missions principales incluent :

?? Comprendre les spécifications du design et clarifier les besoins de vérification pour établir un plan de test pertinent,
?? Concevoir et développer des composants d'environnement UVM (agents, drivers, monitors, scoreboards, séquences...),
? Écrire un code de vérification clair, structuré, réutilisable et maintenable,
?? Exécuter des simulations, analyser les résultats, déboguer les anomalies (formes d'onde, logs) et suivre la couverture fonctionnelle et de code,
?? Collaborer avec les autres membres de l'équipe (concepteur·rices, vérificateur·rices, chef·fes de projet) et participer à la dynamique de l'agence.

L'agence de rattachement de cette offre se situe à Lyon.
Profil Recherché

Étudiant·e en dernière année d'école d'ingénieur ou de master en microélectronique, électronique numérique ou informatique, vous êtes passionné·e par la conception de circuits numériques et vous souhaitez évoluer dans un environnement technique stimulant.

Compétences techniques :

? Vous avez au moins une première expérience (projet ou stage) en conception ou vérification numérique en VHDL, Verilog ou SystemVerilog,
?? Vous connaissez les bases de la vérification (testbench, simulation, assertions) et êtes curieux·se de maîtriser UVM et la vérification aléatoire contrainte,
?? Vous cherchez à comprendre le fonctionnement du design sous-jacent, jusqu'au niveau RTL et aux protocoles (AMBA AXI/APB, SPI, I2C...),
?? Vous êtes sensible à la rigueur méthodologique (plan de vérification, couverture, régressions) et aimez réfléchir au système dans sa globalité,
?? Vous vous tenez informé·e des évolutions du domaine (SVA, vérification formelle, automatisation avec Python) et aimez apprendre en continu.

Qualités humaines :

?? Vous savez vous organiser et prendre de l'avance,
?? Vous êtes proactif·ve dans votre apprentissage et votre évolution,
?? Vous aimez échanger et partager autour de sujets techniques,
?? Vous appréciez travailler en présentiel, pour progresser plus vite et partager des moments conviviaux.

Avantages Salariaux

-
-
- Titre restaurant presque intégralement pris en charge
-
- Accès aux activités sociales et culturelles du CSE
-
- Prime Transport de 200 € net par an.
-

Qui sommes-nous

ELSYS Design est une société d'ingénierie spécialisée dans la conception de systèmes électroniques embarqués.

Nous accompagnons nos clients issus de secteurs variés (énergie, semiconducteur, défense, spatial, transport, etc.) dans 4 domaines principaux : la microélectronique (FPGA, ASIC, SoC), la carte, le logiciel embarqué et l'ingénierie système.

Chez ELSYS Design, nous sommes tous ingénieurs, votre manager sera donc lui aussi issu de la technique. Il veillera à vous proposer des projets pertinents qui vous permettront de vous constituer une expérience riche, bâtie sur un socle de compétences recherchées.

Vous aimez relever des défis techniques ? Vous avez envie d'évoluer dans une ambiance humaine, bienveillante et responsabilisante ? D'intégrer une structure familiale, présentant les avantages d'un grand groupe ?

Alors, n'hésitez plus : postulez et rencontrons-nous !