Stage-Design Rtl Autour d'Une IP Risc-V pour Asic - Soc - Fpga H/F - ELSYS Design

Le design demeure une partie indispensable dans la conception d'un ASIC ou un FPGA.
Que ce soit du pur design RTL, de l'intégration d'IPs basiques ou complexes ou bien du sanity check sur le code déjà élaboré, vous trouverez la partie qui vous intéresse le plus et dans laquelle vous souhaitez évoluer tout au long de votre carrière.
Au sein du département micro-électronique avec des ingénieurs expérimentés en design et en verification, vous approfondirez vos connaissances et vos compétences tout au long du stage.
L'objectif sera de maitriser les différentes étapes du flow de conception pour la partie Design.

Lors du stage, les principales missions seront donc les suivantes :
- Etudier et comprendre les spécifications de lIP RISC V à designer.
- Proposer une architecture qui répond complètement au cahier des charges.
- Coder l'IP en RTL (VHDL ou Verilog) en respectant les « Coding Rules » internes au groupe.
- Intégration d'IPs si nécessaire.
- Proposer un testbench pour une simulation fonctionnelle de l'IP.
- Implémentation et tests sur carte.

Tu es en dernière année de cycle ingénieur en électronique avec une option Micro-Electronique.

Tu as déjà des connaissances acquises en cours et/ou en TP sur les langages VHDL / Verilog / SystemVerilog.

Tu as aussi des bases solides en simulations / testbench au niveau IP et/ou Top Level.

Dynamique, passionné(e) et motivé(e), tu es en quête de défis techniques.

Le stage se déroulera dans nos locaux de Sophia Antipolis et la durée sera adaptée au niveau d'études (4A ou 5A)