ingénieur r&d asic (h/f) CDI

Description du poste :

Capgemini est un leader mondial du conseil, des services informatiques et de la transformation numérique. A la pointe de l'innovation, le Groupe aide ses clients à saisir l'ensemble des opportunités que présentent le cloud, le digital et les plateformes. Fort de 50 ans d'expérience et d'une grande expertise des différents secteurs d'activité, il accompagne les entreprises et organisations dans la réalisation de leurs ambitions, de la définition de leur stratégie à la mise en oeuvre de leurs opérations. Pour Capgemini, ce sont les hommes et les femmes qui donnent toute sa valeur à la technologie. Résolument multiculturel, le Groupe compte 200 000 collaborateurs présents dans plus de 40 pays. Il a réalisé un chiffre d'affaires de 12, 8 milliards d'Euros en 2017.
Plus d'informations sur People matter, results count.
Votre profil :
Idéalement issu(e) d'une école d'ingénieur ou d'une formation universitaire Bac +5 en (micro)électronique. Tout niveau d'expérience sera considéré, du débutant à l'expert.
Le poste est également ouvert aux techniciens expérimenté(e)s (10 ans minimum) spécialisés dans la conception des ASIC.

Compétences recherchées :
* Vous avez une expérience sur des ASICs, MPU, MCU ou des FPGA embarquant les ISA ou fonctionnalités suivantes (ARM, RISCV, CML, NOC, PCIe, CXL, DDR, HBM, USB, I3C)
* Codage VHDL et/ou System Verilog ou Verilog ou SystemC (IP, Top, Test Bench, OVM, UVM)
* Conception de module RTL (IP) et intégration-création de Top
* Vérification virtuelle de modules et d'ASIC Top (RTL & timings - C, C++, UVM)
* Design for Test (DFT), implementation, generation, simulation, debug des patterns ATPG
* Synthèse, STA, Preuve formelle
* Définition des contraintes de placement et de timings
* Implémentation et vérification physique (Floorplan, Partitionnement, Pad Ring, Place and Route, DRC, LVS, EMIR, contraintes Package ; DEF / LEF / GDSII)
* Support aux équipes & clients après Tape Out
* Connaissance des outils EDA ASIC (Cadence, Siemens, Synopsys)
* Automatisation de tests (Tcl, Python).

Rejoignez-nous : Au sein d'une équipe dynamique en très forte croissance, vous interviendrez en autonomie sur des projets technologiquement avancés dans le domaine des semi-conducteurs, en mettant l'accent sur les ASIC. Si vous appréciez le travail en équipe, que votre professionnalisme et votre bon relationnel sont des atouts essentiels, alors n'hésitez plus à nous rejoindre.
À compétences égales, ce poste est ouvert aux personnes en situation de handicap.
Description de la mission
Rejoignez-nous au coeur de l'innovation technologique dans le domaine des semi-conducteurs ! Capgemini, au sein de l'Engineering Unit « Semicon & Electronics », renforce ses équipes de design françaises et est à la recherche de 20 ingénieur(e)s en développement de semi-conducteurs, spécialisé(e) en ASIC (Architecture, RTL, DV, Middle-End & Back-End)
L'objectif est de développer nos compétences pointues en semi-conducteur en Europe, afin de répondre aux besoins de nos clients mondiaux sur des noeuds technologiques à l'état de l'art (3nm, 18A).

À propos de nous :
Nous sommes des pionniers dans la conception de produits industriels, repoussant sans cesse les limites des systèmes embarqués, des cartes électroniques, des FPGA et des ASIC. Dans un environnement stimulant, vous ferez partie d'une équipe dynamique de plus d'une centaine de passionnés partageant une vision commune.

À propos des postes :
En tant qu'ingénieur(e) en développement de semi-conducteurs, vous contribuerez activement au développement de puce à destination de produits à haute valeur ajoutée (, HPC, Automobile, ML, AI, Edge computing, Télécom). Sous la direction d'un chef de projet Capgemini, vous participerez à la conception et à la validation d'ASIC complexes.

Vos missions :
* Définition et spécification d'architectures d'ASIC (Fonctionnelle et Testabilité)
* Modélisation en RTL (VHDL, Verilog) avec une emphase sur la conception de modules ASIC.
* Vérification de la modélisation dans un environnement ASIC (UVM)
* Implementation & simulation du Design For Test (DFT, ATPG)
* Design physique du circuit jusqu'au GDSII (Synthèse, PlacementRoutage, DRC, LVS)